在利用FPGA/CPLD进行逻辑电路设计时，综合后结果是（ ）。

• A.Verilog或VHDL等源文件
• B.电路级网表文件
• C.仿真结果
• D.可烧写编程文件

答案： B

本题解析：

本题考查FPGA/CPLD基础知识。FPGA/CPLD在进行逻辑电路设计时，一般使用HDL语言进行输入设计，综合就是把HDL语言转换为综合网表过程。综合网表中除了包含从HDL语言中推断出与门、非门等组合逻辑和寄存器等时序逻辑之外，还包含FPGA特有各种原语，诸如LUT、BRAM等硬件模块，以及这些模块属性和约束信息。XilinxISE中包含综合工具，综合完成后，可以用文本工具查看综合输出文件，综合输出一个重要结果是网表文件，用于描述布局布线。在进行最终比特流生成过程中，需要使用对应比特流生成工具。?在FPGA中包含各种仿真，比如前仿真、后仿真、功能仿真、时序仿真、行为级仿真、RTL电路级仿真、综合后仿真、门级仿真、布局布线后仿真等等。

更新时间：2022-07-31 08:05

纠错

你可能感兴趣的试题

单选题

• A.V(S2)和P(S4)
• B.P(S2)和V(S4)
• C.P(S2)和P(S4)
• D.V(S2)和V(S4)

查看答案

单选题

• A.V（S1）P（S2）和V（S3）
• B.P（S1）V（S2）和V（S3）
• C.V（S1）V（S2）和V（S3）
• D.P（S1）P（S2）和V（S3）

查看答案

单选题

• A.P（S4）和V（S4）V（S5）
• B.V（S5）和P（S4）P（S5）
• C.V（S3）和V（S4）V（S5）
• D.P（S3）和P（S4）V（P5）

查看答案

单选题

• A.P(S3)和V(S4)V(S5)
• B.V(S3)和P(S4)P(S5)
• C.P(S3)和P(S4)P(S5)
• D.V(S3)和V(S4)V(S5)

查看答案

单选题

• A.P（S2）和P（S4）
• B.P（S2）和V（S4）
• C.V（S2）和P（S4）
• D.V（S2）和V（S4）

查看答案

单选题

• A.V(S1)、P(S1)和V(S2)V(S3)
• B.P(S1)、V (S1)和V(S2)V(S3)
• C.V(S1)、V(S2)和P(S1)V(S3)
• D.P(S1)、V(S2)和V(S1)V(S3)

查看答案

单选题

• A.序列图
• B.状态图
• C.通信图
• D.活动图

查看答案

单选题

• A.合并分叉
• B.分支
• C.合并汇合
• D.流

查看答案

单选题

• A.产甲2套，乙3套
• B.生产甲1套，乙4套
• C.生产甲3套，乙4套
• D.生产甲4套，乙2套

查看答案

单选题

• A.见图A
• B.见图B
• C.见图C
• D.见图D

查看答案